VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) — язык описания аппаратуры интегральных схем. Язык проектирования VHDL является базовым языком при разработке аппаратуры современных вычислительных систем.
VHDL | |
---|---|
Класс языка | Язык описания аппаратуры и язык программирования |
Появился в | 1983 |
Выпуск |
|
Система типов | строгая |
Испытал влияние | Ada, Pascal |
Сайт | vhdl.org |
![]() |
Был разработан в 1983 г. по заказу Министерства обороны США с целью формального описания логических схем для всех этапов разработки электронных систем, начиная модулями микросхем и заканчивая крупными вычислительными системами.
Первоначально язык предназначался для моделирования, но позднее из него было выделено синтезируемое подмножество. Написание модели на синтезируемом подмножестве позволяет реализовать автоматический синтез схемы функционально эквивалентной исходной модели. Средствами языка VHDL возможно проектирование на различных уровнях абстракции (поведенческом или алгоритмическом, регистровых передач, структурном), в соответствии с техническим заданием и предпочтениями разработчика. Заложена возможность иерархического проектирования, максимально реализующая себя в экстремально больших проектах с участием большой группы разработчиков. Представляется возможным выделить следующие три составные части языка:
Стандартами 1987, 1991, 1993, 1996, 1997, 1999, 2000, 2002 и 2008 гг. закреплены многие его усовершенствования, так например начиная со стандарта VHDL-2000, язык приобретает основы объектно-ориентированной парадигмы. Стандарт VHDL-93 является последним, полностью поддерживаемым средствами САПР стандартом[источник не указан 4411 дней].
VHDL создан как средство описания цифровых систем, однако существует подмножество языка — VHDL AMS (Analog Mixed Signal), позволяющее описывать как чисто аналоговые, так и смешанные (гибридные) — цифро-аналоговые — схемы.
На языке VHDL созданы описания открытых микропроцессоров ERC32 (SPARC V7) и LEON (SPARC V8). Исходный код доступен под лицензиями LGPL и GPL соответственно.
На основе языка VHDL'2008 разработана Open Source VHDL Verification Methodology (OS-VVM), которая позволяет реализовать функциональное покрытие и управляемую генерацию псевдослучайных тестов, что используется при верификации цифровых функциональных блоков. В рамках OS-VVM написано несколько VHDL пакетов с открытыми исходными кодами, которые позволяют достаточно просто выполнять генерацию псевдослучайных тестов и интеллектуальное функциональное покрытие в своих проектах, используя функции описанные в предлагаемых пакетах CoveragePkg
и RandomPkg
. OS-VVM предоставляет аналогичные возможности, какие существуют в других языках верификации (SystemVerilog или e).
![]() | Это «статья-заготовка» об электронике. Вы можете помочь проекту, дополнив эту статью, как и любую другую в Википедии. Нажмите и узнайте подробности. |
![]() | В другом языковом разделе есть более полная статья VHDL (англ.). |